Рабочий процесс автоматизированного инструмента для упрощенного извлечения параметров EKV

Растущий спрос на высокую производительность и энергоэффективность в ускорителях искусственных нейронных сетей (ANN) стимулировал разработку широкого спектра специализированных интегральных схем (ASIC). Кроме того, быстрое внедрение устройств Интернета вещей (IoT) с низким энергопотреблением требует высокоэффективных вычислений, что, в свою очередь, подталкивает к необходимости исследовать реализации аппаратного обеспечения с низким энергопотреблением в различных областях. В данной статье предлагается пространственно распределенный временной ускоритель, использующий сверхнизкопотребляющий цифро-временной преобразователь (DTC), при этом активная площадь составляет 0,201 мм². Предложенный DTC выполнен с использованием лестничной, инверторной (LI) схемы, которая потребляет в 3  ×  раз меньше мощности, чем традиционный DTC на основе инвертора, и обеспечивает надежную работу при различных технологических углах, напряжениях питания и температурных изменениях. Результаты после синтеза в 65нм CMOS показывают, что предложенное ядро достигает превосходной энергоэффективности 116 TOPS/Вт, пропускной способности 4 GOPS и эффективности площади 20 GOPS/мм². Предложенное ядро улучшает энергоэффективность на 2,4 - 47  ×  по сравнению с предыдущими временными ускорителями.

Источник: IEEE Xplore

Заявление: Уважайте оригинальные материалы, хорошие статьи стоят того, чтобы их делиться. Если имеется нарушение авторских прав, пожалуйста, свяжитесь для удаления.