Le workflow de l'outil d'extraction automatisé pour les paramètres EKV simplifiés

La demande croissante en performance et efficacité énergétique des accélérateurs de réseaux de neurones artificiels (ANN) a conduit à une large gamme de circuits intégrés spécifiques à l'application (ASIC). De plus, le déploiement rapide des dispositifs IoT à faible consommation d'énergie nécessite un calcul hautement efficace, ce qui incite à explorer des implémentations matérielles à faible consommation dans différents domaines. Cet article propose un accélérateur temporel déroulé spatialement qui utilise un convertisseur numérique-temps (DTC) à ultra-faible consommation tout en occupant une surface active de 0,201 mm². Le DTC proposé est mis en œuvre à l'aide d'un circuit à échelle inversée (LI), qui consomme 3  ×  de puissance en moins que le DTC basé sur l'inverseur conventionnel et offre des performances fiables sur différents coins de processus, tensions d'alimentation et variations de température. Les résultats post-synthèse en CMOS 65 nm montrent que le noyau proposé atteint une efficacité énergétique supérieure de 116 TOPS/W, un débit de 4 GOPS et une efficacité surfacique de 20 GOPS/mm². Le noyau proposé améliore l'efficacité énergétique de 2,4 à 47  ×  par rapport aux accélérateurs temporels précédents.

Source : IEEE Xplore

Déclaration : Respecter l'original, les bons articles sont à partager, en cas d'infraction veuillez contacter pour supprimer.