Работният процес на автоматичния инструмент за екстракция на опростени параметри EKV

Растящият се споразумение за високопроизводителни и енергийно ефективни ускорители на изкуствени нейронни мрежи (ANN) е подтикнал разработването на широк диапазон специализирани интегрални схеми (ASIC). Освен това бързото разпространение на устройства с ниско енергопотребление IoT изисква високо ефективни изчисления, което води до необходимостта от изследвания в областта на нискомощностните хардуерни реализации. Този документ предлага пространствено развиване на ускорител в времевата област, който използва цифров-аналогов преобразувател (DTC) с ултра-ниско енергопотребление, като заема активна площ от 0,201 мм². Предложеният DTC е реализиран чрез каскаден инвертор (LI), който консумира 3  ×  понася по-малко енергия от стандартния инвертор-базиран DTC и предоставя надеждно изпълнение при различни процесни ъгли, напрежения на захранване и вариации на температурата. Резултатите след синтеза в 65nm CMOS показват, че предложената ядро постига превосходна енергийна ефективност от 116 TOPS/W, производителност от 4 GOPS и площна ефективност от 20 GOPS/мм². Предложеният дизайн подобрява енергийната ефективност с 2,4 - 47  ×  в сравнение с предходните ускорители във времевата област.

Източник: IEEE Xplore

Заявление: Почитайки оригинала, добрите статии са достойни за споделяне, ако има нарушаване на авторските права, моля свържете се за изтриване.