Poboljšanje performansi invertera pomoću tehnologije visokoučestalne PWM
S obzirom na rastuću potražnju za točnim upravljanjem u industrijskim procesima, tradicionalna tehnologija širine impulsa (PWM) teško uspijeva ispuniti zahtjeve za visokom dinamičkom performansom i niskim harmonijskim odstupanjima. U suprotnosti, visoko-erzivna PWM tehnologija unapređuje kvalitetu izlazne valne forme i smanjuje harmonijske komponente sustava povećanjem nosačne frekvencije, čime se optimizira performanse invertera. Stoga je postignutje ravnoteže između učinkovitosti i pouzdanosti sustava pri primjeni visoko-erzivne PWM tehnologije postalo ključni aspekt u razvoju invertera.
1. Osnovna teorija i tehnička karakteristika visoko-erzivne PWM
PWM tehnologija je ključna tehnika koristena u električnim upravljačkim sustavima invertera za regulaciju napona i frekvencije. Generira se niz impulsa usporedbom referentnih signala s nosačnim signalima, a taj niz impulsa se koristi za upravljanje stanjima preklapača snaga, time ostvarujući točno upravljanje snabdevanjem opterećenja. U upravljanju inverterima, dužina impulsa D PWM-a može se izraziti u odnosu na amplitudu referentne valne forme Vref i amplitudu nosačne valne forme Vtri kao što slijedi:
Modulacijski omjer m definira se kao omjer amplitude referentne valne forme i amplitude nosačne valne forme. Direktno utječe na efektivnu vrijednost i harmonijske karakteristike izlaznog napona. Izraz za ovaj omjer glasi:
Nosačna frekvencija fc odnosi se na frekvenciju trokutastog vala koji se koristi za generiranje PWM signala. Njena vrijednost direktno utječe na brzinu dinamičkog odgovora sustava i distribuciju izlaznih harmonijskih komponenti. Frekvencijski omjer N definira se kao omjer nosačne frekvencije i frekvencije referentnog vala, izražen kao:
gdje je frekvencija referentnog vala. Visoko-erzivna PWM tehnologija općenito se odnosi na tehnike upravljanja PWM-om s nosačnom frekvencijom većom od 10 kHz. U modernim inverterima, s neprekidnim poboljšanjima u performansama snaga uređaja, nosačne frekvencije su dosegnule 20 kHz ili čak više. Povećanjem nosačne frekvencije, harmonijske komponente izlaza premještaju se u viši spektar frekvencija, što olakšava kasniju filtriranje i učinkovito smanjuje buku i vibracije motora.
Eksperimenti pokazuju da povećanje nosačne frekvencije s 5 kHz na 20 kHz može smanjiti buku motora za 12–15 dB i smanjiti porast temperature za 5–8 °C. S povećanjem nosačne frekvencije, izlazna valna forma PWM-a sve više aproksimira idealni sinusni val, a ukupno harmonijsko odstupanje (THD) značajno se smanjuje. Pri nosačnoj frekvenciji od 20 kHz, THD izlaznog napona invertera pada na oko 5%, što je znatno bolje od tipičnih 8%–12% kod nisko-erzivnih tehnika PWM. Nadalje, visoko-erzivna PWM nudi prednosti poput bržeg dinamičkog odgovora i veće preciznosti upravljanja.
2. Ključni izazovi u implementaciji visoko-erzivne PWM i njihova rješenja
2.1 Visoki gubitci preklapanja i metode mitigacije
Najistaknutiji problem s visoko-erzivnom PWM tehnologijom je oštro povećanje gubitaka preklapanja. Budući da su gubitci preklapanja snaga uređaja proporcionalni frekvenciji preklapanja, visoko-erzivna operacija dovodi do smanjenja učinkovitosti sustava i povećanja zahtjeva za termalnim upravljanjem. Gubitci preklapanja Psw jednog modula IGBT-a mogu se modelirati kao što slijedi:
gdje su i gubitci energije pri upaljenju i ugasištu, redom; Err je obrnuta energija oporavka; Vdc je stvarni DC busni napon; je referentni napon; je stvarni struja; i Iref je referentna struja.
Za smanjenje gubitaka preklapanja mogu se usvojiti sljedeće mjere:
Prvo, upotrijebite napredne snaga uređaje, kao što su poluprovodnički karbid metal-oksid-poluvodičevi polje-efekt tranzistori (SiC MOSFET), koji nude superiornije karakteristike preklapanja u usporedbi s konvencionalnim IGBT-ima;
Drugo, optimizirajte dizajn pogonskog kruga upotrebom tehnika dvostrukog nagiba za dinamičko prilagođavanje otpora vrata tijekom prelaza preklapanja, čime se balansiraju brzina preklapanja i elektromagnetska interferencija (EMI);
Konačno, implementirajte tehnike mekanog preklapanja, kao što su topologije nultog napon preklapanja (ZVS) ili nultog struja preklapanja (ZCS), kako bi se značajno smanjili gubitci preklapanja.
2.2 Efekt mrtvog vremena i tehnike kompenzacije
Pri visoko-erzivnoj operaciji PWM, iako apsolutno mrtvo vrijeme ostaje konstantno, njegov udio u odnosu na period preklapanja povećava se, čime se efekt mrtvog vremena postaje izraženiji. To može dovesti do distorzije izlaznog napona, degradacije performansi na niskim brzinama i povećanja oscilacija momenata. Za učinkovito umanjenje tih problema, koriste se algoritmi kompenzacije mrtvog vremena, izraženi kao:
3 Implementacijska shema visoko-erzivne PWM tehnologije temeljena na FPGA-u
3.1 Dizajn arhitekture sustava
Visoko-erzivno upravljanje PWM-om stavlja viši zahtjeve na real-time performanse i preciznost upravljanja izračunavajućih platformi. Tradicionalni digitalni procesori signala (DSP) često suočavaju se s ograničenjima kao što su nedostatak računalne snage i značajna latencija prekida pri implementaciji visoko-erzivnog PWM. U suprotnosti, poluprogamirani logički vezivi (FPGA) su bolje prilagođeni takvim aplikacijama zbog svojih paralelnih procesorskih sposobnosti i fleksibilnosti hardverske implementacije na razini.
Ukupna arhitektura sustava visoko-erzivnog upravljanja PWM-om temeljenog na FPGA-u sastoji se od četiri osnovna modula: glavnog kontrolnog jedinice, jedinice generiranja PWM, jedinice obrade povratnih signala i jedinice zaštite. Konkretno:
Glavna kontrolna jedinica: Izvršava algoritme zatvorenog upravljanja, kao što su petlje brzine, struje i pozicije;
Jedinica generiranja PWM: Odgovorna je za generiranje visoko-točnih valnih formi PWM-a i upravljanje kontrolom mrtvog vremena;
Jedinica obrade povratnih signala: Rukuje prikupljanjem i preprocesiranjem signala kao što su struja, napon i pozicija;
Jedinica zaštite: Detektira i reagira na greške, kao što su previsoka struja, previsoki napon i previsoka temperatura, kako bi se osigurala sigurnost sustava.
Sustav koristi modularni dizajn, s funkcionalnim modulima povezanima putem standardiziranih sučelja. Unutar FPGA-uređaja se koristi arhitektura s dvostrukim domenama taktova: algoritmi upravljanja funkcioniraju u domeni nižih taktova kako bi se smanjilo potrošnja resursa, dok modul generiranja PWM-a radi u domeni visokih taktova kako bi se osigurala točna sinkronizacija i visoka rezolucija.
3.2 Optimizacija i implementacija algoritma upravljanja PWM
Za postizanje visokoperformantnog visoko-erzivnog upravljanja PWM-om, konvencionalni algoritam upravljanja prostornim vektorom širine impulsa (SVPWM) optimizira se uvođenjem unaprijeđenog algoritma upravljanja PWM-om, izražen kao:
gdje je Ta vremenski interval proveden u provodnom stanju faze A; vα i vβ su komponente referentnog napona u α-β koordinatnom sustavu. Taj algoritam implementira se u FPGA-u koristeći pipelined arhitekturu, transformirajući složene trigonometrijske izračune u jednostavne linearna operacije. To značajno smanjuje latenciju izračuna i omogućuje izvođenje u jednom ciklusu. Za optimizaciju kontrole mrtvog vremena, usvaja se strategija adaptivne kompenzacije mrtvog vremena.
3.3 Testiranje i analiza performansi sustava
Za procjenu nadmoćnosti predložene implementacijske sheme visoko-erzivnog PWM (u nastavku "predložena shema"), uspoređuje se s konvencionalnom implementacijom baziranom na DSP-u (u nastavku "konvencionalna shema"). Testna platforma gradi se na Xilinx Artix-7 FPGA i TMS320F28379D DSP, koristeći identične topologije mreže snage i modula snage (1200 V/50 A SiC MOSFET). Metrički pokazatelji uključuju ukupno harmonijsko odstupanje (THD) izlaznog napona, vremenski interval dinamičkog odgovora, faktor snage i učinkovitost sustava. Svaki test ponavlja se tri puta, s prosječnim rezultatima kako bi se osigurala pouzdanost.
Kao što je prikazano u tablici 1, predložena shema demonstrira značajne prednosti nad konvencionalnom shemom po većini metrika: THD izlaznog napona smanjen je sa 8,63% na 5,33%, što je 38,2% poboljšanje; vremenski interval dinamičkog odgovora smanjen je sa 428 μs na 245 μs, što je 42,5% smanjenje; i faktor snage povećan je sa 0,91 na 0,98. Iako se učinkovitost sustava povećala samo za 0,1%, to marginalno poboljšanje još uvijek ima smisla, s obzirom na već visoku osnovnu učinkovitost preko 92%.
Feasibility of the proposed scheme under varying load conditions is further tested, with results presented in Table 2. The tests cover resistive, inductive, and motor loads. The results show that the proposed scheme maintains stable performance across all load types: the variation in output voltage THD is only 0.47%, demonstrating excellent robustness of the control algorithm; switching losses are maintained between 125 W and 138 W, with a fluctuation of just 10.4%, indicating effective power management; and temperature rise is kept within 41–45 °C, confirming superior thermal stability.
4 Zaključak
Visoko-erzivna PWM tehnologija je ključni omogućivač za poboljšanje performansi invertera, ali njena implementacija u električnim upravljačkim sustavima suočava se s mnogo tehničkih izazova. Ovaj rad obrađuje ključne probleme kao što su visoki gubitci preklapanja, efekt mrtvog vremena i dizajn pogonskih krugova, predlažući sistematska rješenja i prezentirajući ok
